约束双倍数据速率源同步接口 - Same Course in English: Constraining Double Data Rate Source Synchronous Interfaces 29分钟 >此次培训介绍双倍数据速率接口，以及对其进行约束所涉及到的一些难题。您将学习输入和输出DDR接口的时钟约束、数据约束和时序例外。最后，您将学习怎样采用TimeQuest时序分析器分析DDR源同步接口的时序。这一课程使用了Quartus® II软件v13.0。课程目标采用SDC约束功能来约束双倍数据速率源同步接口采用TimeQuest时序分析器分析双倍数据速率源同步接口的时序所需技能掌握静态时序分析概念源同步接口理论知识完成“约束源同步接口”在线培训如果您需要本课程的帮助，请发送电子邮件至 fpgatraining@altera.com 。 Reference Course Code: FPGA_OCDDR1000. FPGA_OCDDR1000. <p>约束双倍数据速率源同步接口</p>