アルテラ® Agilex™ デバイスのメモリー・インターフェイスの統合 - Same Course in English: Integration of Memory Interfaces in Altera® Agilex™ 7 FPGAs F- & I-Series 56分本トレーニングは、全 4 部から構成されるトレーニングのパート 2 です。アルテラ® Agilex™ デバイスでは、まったく新しい高性能アーキテクチャーが導入され、一部のデバイスで最大 3.2Gbps で実行される DDR4 などの外部メモリー・インターフェイスを実装します。このパート 2 では、アルテラ Quartus® Prime プロ・エディション開発ソフトウェアの IP パラメーター・エディターまたはプラットフォーム・デザイナーを使用して、altera_emif_fm および altera_emif_cal IP を標準 FPGA または SoC バリアント向けに作成し、パラメーター化する方法について説明します。また、デバイス内の IP を制約する方法についても説明します。これには、アルテラ Quartus® Prime プロ・エディション開発ソフトウェアのみに付属の Pin Planner または Interface Planner を使用します。最後に、リソース共有について紹介します。複数のインターフェイスを単一のデバイスに簡単に実装し、リソース使用量は最小限に抑えることができます。コースの目的新しい altera_emif_fm と altera_emif_cal IP をアルテラ Agilex デバイス向けにパラメーター化する。 IP を特定のデバイスリソースに制限する。デバイスリソースを共有し、複数のインターフェイスを単一のデバイスに実装する。必要なスキルデジタル・ロジック・デザインの予備知識メモリー・インターフェイスの基本知識アルテラ® Quartus® Prime 開発ソフトウェアの知識前提条件の一覧にあるトレーニング・クラスのいずれかを受講することによるアルテラ FPGA デバイスのメモリー・インターフェイスに関する知識このコースについてサポートが必要な場合は、 fpgatraining@altera.com までメールでお問い合わせください。 Reference Course Code: FPGA_OJAGMEM102. FPGA_OJAGMEM102. <p>アルテラ Agilex デバイスのメモリー・インターフェイスの統合 </p>