イーサネット向けアルテラ® FPGA E タイルハード IP のコンフィグレーション - Same Course in English: Configuring the Altera® FPGA E-Tile Hard IP for Ethernet 17分 このオンラインコースでは、アルテラ® Agilex™ 7 F シリーズおよびアルテラ Stratix® 10 FPGA MX/TX/DX FPGA E タイルに搭載されているイーサネット・ブロック向けにハード IP をカスタマイズするために使用する IP コアを紹介します。コースではまず、コアのサポートされているさまざまなコンフィグレーション・オプションについて説明します。次に、ターゲットデザイン用にコアをカスタマイズする際に選択できる一部の機能について明らかにします。最後に、パラメーター・エディターの使い方について説明します。パラメーター・エディターは、アルテラ® Quartus® Prime プロ・エディションの IP Catalog 内にあります。パラメーター・エディターを使用して上述のカスタマイズを実行します。 コースの目的 アルテラ® Agilex™ 7 F シリーズおよびアルテラ® Stratix® 10 FPGA MX/TX E に搭載されているイーサネット・ハード IP の機能を説明する アルテラ Quartus Prime プロ・エディション開発ソフトウェアの IP Catalog を使用して、独自のイーサネット・ハード IP をカスタマイズする 必要なスキル イーサネット・プロトコル、特に 10G、25G、および 100G イーサネットについての理解 FPGA/CPLD デザインフローの知識 アルテラ Quartus Prime 開発ソフトウェアの知識 このコースについてサポートが必要な場合は、 fpgatraining@altera.com までメールでお問い合わせください。 Reference Course Code: FPGA_OJOS10HETILE. FPGA_OJOS10HETILE. <p>イーサネット向けアルテラ FPGA E タイルハード IP のコンフィグレーション </p> - 2025-12-28