第10代器件内存接口IP验证 (Part 3) - Same Course in English: Verifying Memory Interfaces IP in Altera® FPGA Devices 22分钟 >本次培训是4部分的第3部分。Altera新的第10代器件，包括Arria® 10和Stratix® 10器件，引入了全新，高性能的架构用于实现外部内存接口，包括运行高达2.6 Gbps 的DDR4。这一部分培训讨论如何对altera_emif IP本身或者例子设计进行仿真。IP的时序分析和时序收敛的建议。altera_emif 的硬件资源和易于阅读的时序报告简化了时序分析和时序收敛。课程目标通过仿真验证第10代EMIF设计的功能使用正常的时序分析或者使用新的早期I/O时序分析所需技能数字逻辑设计背景内存接口基础知识熟悉Quartus II软件熟悉培训课程列出的必要的Altera器件内存接口如果您需要本课程的帮助，请发送电子邮件至 fpgatraining@altera.com 。 Reference Course Code: FPGA_OCMEM1123. FPGA_OCMEM1123. <p>第10代器件内存接口IP验证 (Part 3)</p>