アルテラ® Agilex™ デバイスのメモリー・インターフェイスの検証 - Same Course in English: Verifying Memory Interfaces in Altera® Agilex™ 7 FPGAs F- & I-Series 27分本トレーニングは、全 4 部から構成されるトレーニングのパート 3 です。アルテラ® Agilex™ デバイスでは、まったく新しい高性能アーキテクチャーが導入され、一部のデバイスで最大 3.2Gbps で実行される DDR4 などの外部メモリー・インターフェイスを実装します。このパート 3 では、生成されたデザイン例を使用して、altera_emif_fm IP のシミュレーションを実行する方法について説明します。altera_emif_fm IP が生成されると、シミュレーションの実行に必要なすべてのファイルが IP によって作成されます。IP のタイミング解析やタイミング・クロージャーに対する提案事項についても説明します。altera_emif_fm に使用するハードリソースや読みやすくなったタイミングレポートにより、解析と収束が簡単になります。コースの目的アルテラ® Agilex™ FPGA EMIF デザインの機能検証をシミュレーションによって行う。メモリー・インターフェイスのコアロジックと I/O ペリフェラルのタイミング解析を実行する。インターフェイスのデバッグに必要な手順と、問題の解決方法を理解する。必要なスキルデジタル・ロジック・デザインの予備知識メモリー・インターフェイスの基本知識アルテラ® Quartus® Prime 開発ソフトウェアの知識前提条件の一覧にあるトレーニング・クラスのいずれかを受講することによるアルテラ FPGA デバイスのメモリー・インターフェイスに関する知識このコースについてサポートが必要な場合は、 fpgatraining@altera.com までメールでお問い合わせください。 Reference Course Code: FPGA_OJAGMEM103. FPGA_OJAGMEM103. <p style="line-height:115%;" id="isPasted">アルテラ Agilex デバイスのメモリー・インターフェイスの検証</p>