再利用可能なデザイン・ブロックの生成方法：IPデザインとその実装 - Same Course in English: Creating Reusable Design Blocks: IP Design & Implementation with the Altera® Quartus® Prime Software 45分 本トレーニングは3部構成となっており、これはそのパート2です。FPGAデザインがますます大規模かつ複雑になるにつれて、市場投入の短縮を図る手段として、かつて無いほどIPが使用されています。デザインにIPを含めることで設計者は同じ作業を一から始める必要がなくなり、デザインの新機能の開発や既存のデザインの改善に労力を集中することができます。では、独自のIPを作成するにはどうすればよいでしょうか？このトレーニングは、実用的で再利用可能なIPを作成する際に考慮すべきIPユーザー・フロー、IPファイルの生成、IPのパッケージングをはじめとする重要事項に焦点を当てています。 コースの目的 一般的なIPユーザー・フローで動作するIPが生成できます ファイルおよび信号名の変換を含むパッケージングについての推奨方法が理解できます IPをカスタマイズするパラメータの生成と使用方法が理解できます コース 前提条件 デジタル・ロジック・デザインの基礎知識をお持ちの方 HDL言語（VerilogもしくはVHDL）の使用経験をお持ちの方 Quartus IIソフトウェアの使用経験をお持ちの方 Tclスクリプトの知識をお持ちの方 SDCタイミング制約についての一定の知識をお持ちの方 このコースについてサポートが必要な場合は、 fpgatraining@altera.com までメールでお問い合わせください。 Reference Course Code: FPGA_OJIPR1001. FPGA_OJIPR1001. <p>再利用可能なデザイン・ブロックの生成方法：IPデザインとその実装</p> - 2025-12-28