Generation 10デバイスにおけるメモリ・インタフェースIPの検証 - Same Course in English: Verifying Memory Interfaces IP in Altera® FPGA Devices 28分本コースは、アルテラが新しく提供するArria® 10およびStratix® 10といったGeneration 10デバイスにおけるメモリ・インタフェースについて紹介する3番目のモジュールとなります。本トレーニングを通して、最大2.6Gbpsで動作可能なDDR4を含む外部メモリ・インタフェースの実装に向けた全く新しい高性能なアーキテクチャについて紹介します。本トレーニングのパート3では、altera_emif IPあるいは生成されたデザイン例を使用したaltera_emif IPのシミュレーション方法について説明します。IPが生成される際、IPはシミュレーションの実行に必要な全てのファイルを作成します。IPのタイミング解析についての説明以外にもタイミングのクロージングに関する推奨事項も内容に含まれます。altera_emifにハード・リソースが使用され、またタイミング・レポートが読みやすくなったことで、タイミング解析とクローズが簡単になりました。コースの目的シミュレーションを使用しGeneration 10 EMIFデザインの機能を検証通常のタイミング解析の実行方法および新しい早期I/Oタイミング解析の使用方法コース前提条件デジタル・ロジック・デザインについての理解メモリ・インタフェースの基礎知識 Quartus II開発ソフトウェアの使用経験アルテラのデバイスに搭載されたメモリ・インタフェースについての一定の知識このコースについてサポートが必要な場合は、 fpgatraining@altera.com までメールでお問い合わせください。 Reference Course Code: FPGA_OJMEM1123. FPGA_OJMEM1123. <p>Generation 10デバイスにおけるメモリ・インタフェースIPの検証</p>