Generation 10デバイスにおけるメモリ・インタフェースIPの統合 - Same Course in English: Integrating Memory Interfaces IP in Altera® FPGA Devices 49分 本コースは、アルテラが新しく提供するArria® 10およびStratix® 10といったGeneration 10デバイスにおけるメモリ・インタフェースについて紹介する2番目のモジュールとなります。本トレーニングを通して、最大2.6Gbpsで動作可能なDDR4を含む外部メモリ・インタフェースの実装に向けた全く新しい高性能なアーキテクチャについて紹介します。本トレーニングのパート2では、Quartus® II開発ソフトウェアv. 14.0あるいはQsysを使用したaltera_emif IPの作成とパラメータ化の方法について学習します。本トレーニングの最後のセクションでは、リソースの共有をすることで、リソースの使用量を最小に抑えつつ複数のインタフェースを単一のデバイスにいかに簡単に実装できるかを説明します。 コースの目的 Generation 10デバイスに向けた新しいaltera_emif IPのパラメータ化 特定のデバイス・リソースに対してのIPの制約方法 複数のインタフェースを単一のデバイスに実装する際のデバイス・リソースの共有 コース 前提条件 デジタル・ロジック・デザインについての理解 メモリ・インタフェースの基礎知識 Quartus II開発ソフトウェアの使用経験 アルテラのデバイスに搭載されたメモリ・インタフェースについての一定の知識 このコースについてサポートが必要な場合は、 fpgatraining@altera.com までメールでお問い合わせください。 Reference Course Code: FPGA_OJMEM1122. FPGA_OJMEM1122. <p>Generation 10デバイスにおけるメモリ・インタフェースIPの統合</p> - 2025-12-28