Verilog HDL 基礎編 - Same Course in English: Verilog HDL Basics 49分このトレーニングでは、Verilogハードウェア記述言語（HDL）とプログラマブル・ロジック・デザインにおけるVerilog HDLの使用方法を学習します。焦点はVerilog HDL構造の合成に置かれますが、これ以外にもシミュレーション構造についても学習します。本トレーニングを通して、Verilogの基礎を習得すれば、ご自身でデザインの生成が開始できるようになるでしょう。またトレーニングには、ModelSimソフトウェアのバージョン10.1dを使用した演習デモが含まれます。コースの目的 Verilog HDL言語ができた背景 Verilog言語の基礎知識モジュール、ポート、プロセス、アサインメントなどのVerilog HDLビルディング・ブロック（デザイン・ユニット）の使用方法ビヘイビア・コードおよび構造コードを含むモデル・コードのフォーマットについての知識e Verilog HDLを使用した設計方法およびシミュレーション・モデルと合成モデルの違いについての理解コース前提条件デジタル・ロジック・デザインの基礎知識をお持ちの方 C 言語などのプログラミング言語の使用経験をお持ちの方 Verilog HDLおよびQuartus II開発ソフトウェアに関する知識は必要ありませんこのコースについてサポートが必要な場合は、 fpgatraining@altera.com までメールでお問い合わせください。 Reference Course Code: FPGA_OJHDL1120. FPGA_OJHDL1120. <p>Verilog HDL 基礎編</p>