ダブル・データ・レートのソース同期インタフェースに対する制約 - Same Course in English: Constraining Double Data Rate Source Synchronous Interfaces 35分本コースは、ダブル・データ・レート（DDR）のインタフェースの紹介し、その制約に関する課題について説明します。クロックの制約、データの制約、およびDDRの入力と出力両方のタイミング例外を学習します。本コースの最後のセクションでは、TimeQuestタイミング・アナライザを使用した、DDRソース同期インタフェースの解析方法についても学習します。本コースでは、Quartus® II開発ソフトウェアのバージョン13.0を使用しています。コースの目的 SDC制約を使用したDDRソース同期インタフェースの制約方法についての理解 TimeQuestタイミング・アナライザを使用したDDRソース同期インタフェースのタイミング解析についての理解コース前提条件スタティック・タイミング解析の概念についての知識ソース同期インタフェースについての知識オンライン・トレーニング・コースの「Constraining source synchronous Interfaces」を受講された方このコースについてサポートが必要な場合は、 fpgatraining@altera.com までメールでお問い合わせください。 Reference Course Code: FPGA_OJDDR1000. FPGA_OJDDR1000. <p>ダブル・データ・レートのソース同期インタフェースに対する制約</p>