高速保存によるコンパイル時間の短縮 - Same Course in English: Reducing Compile Time with Fast Preservation 46分コンパイル時間の短縮は誰もが望むことです。デバッグやタイミングを満たすためにデザインの最適化を行った後には、デザインのテストや作業にできるだけ早く戻りたいものです。高速保存機能をイネーブルすると、ブロックベース・デザインのフロー (デザインブロックの再利用やパーシャル・リコンフィグレーション (PR) など) を使用するときに、インテル® Quartus® Prime開発ソフトウェア・プロ・エディションでのコンパイル時間を飛躍的に短縮できます。本トレーニングでは、ブロックベース・デザインのフローの使用の有無にかかわらず、プロジェクトを設定してこの機能を使用する方法を紹介します。デザインのパーティション化や Logic Lock リージョンを使用したフロアプランニングなどの必要な基本概念についても復習しますが、詳細については推奨する前提条件を参照してください。コースの目的ブロックベース・デザインのフローで高速保存機能を使用する利点を知る。高速保存機能を利用するためのデザインをセットアップし、コンパイル時間を大幅に短縮する。コース前提条件デジタルロジックの予備知識 FPGAアーキテクチャーの基本知識インテル® Quartus® Prime開発ソフトウェアに精通していること主要なブロックベース・デザインのフロー (パーシャル・リコンフィグレーション、デザインブロックの再利用、ブロックベースのインクリメンタル・コンパイル) に精通していることこのコースについてサポートが必要な場合は、 fpgatraining@altera.com までメールでお問い合わせください。 Reference Course Code: FPGA_OJFASTPRES. FPGA_OJFASTPRES. <p>高速保存によるコンパイル時間の短縮</p>