VHDL 基礎編 - Same Course in English: VHDL Basics 68分 このトレーニングでは、VHDL言語の概要およびロジック・デザインでの使用例を学習します。本トレーニング終了時には、VHDLモデルの基礎的知識と使用方法が習得できます。また、論理合成とシミュレーション環境におけるVHDL構造が理解できるようになります。同様に、プログラマブル・ロジック・デバイスのハードウェアに同期できるロジック・ストラクチャをすべて構築できるようになります。この他にも、階層設計の作成に必要となるモデルの接続方法についての知識も得られます。 コースの目的 シミュレーション環境と論理合成環境との違いについての理解 エンティティ、アーキテクチャ、コンフィギュレーション、パッケージといったVHDLデザイン・ユニットの使用 アサインメント文、プロセス文、If文、Case文、ループなどの言語構造を使用したVHDLモデルの構築 合成可能モデルの生成（ビヘイビア・コードを使用） 階層を生成に必要なVHDLコンポーネント・インスタンスの使用（構造コードを使用） コース 前提条件 デジタル・ロジック・デザインの基礎知識をお持ちの方 C言語などのプログラミング言語の使用経験をお持ちの方 このコースについてサポートが必要な場合は、 fpgatraining@altera.com までメールでお問い合わせください。 Reference Course Code: FPGA_OJHDL1110. FPGA_OJHDL1110. <p>VHDL 基礎編</p> - 2025-12-28